本文针对多码率低密度奇偶校验(LDPC)码编码器实现复杂度较高的特点，讨论了具有低编码复杂度的准循环LDPC码，文中提出了一种码长一定，仅对低码率的基矩阵的行进行合并的校验矩阵构造方法。利用串行准循环电路的准循环特性，设计了多码率LDPC码编码器。并采用Verilog HDL语言，在Xilinx公司的Virtex2 Pro的FPGA芯片上实现了编码器的设计。综合报告表明：与单一码率相比，在仅增加少量硬件资源消耗的情况下，编码器能够根据信道条件的改变来调整码率，从而提高信息的传输效率。

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